PORTE

I registri associati all' uso di PORTE sono i seguenti :

Nome	bit 7	bit 6	bit 5	bit 4	bit 3	bit 2	bit 1	bit 0
PORTE					RE3	RE2	RE1	RE0
LATE						Data latch
TRISE	IBF	OBF	IBOV	PSPMODE		TRISE2	TRISE1	TRISE0
ADCON1					PCFG3	PCFG2	PCFG1	PCFG0
CONFIG3H	MCLRE				FOSC3	FOSC2	FOSC1	FOSC0

Si nota immediatamente che Il registro PORTE ha solamente 3 bit attivi, essendo PORTE composta da soli 3 bit. 
Il bit relativo a RE3 è funzionante solamente se il pin MCLR è stato configurato come ingresso digitale con il bit MCLRE (CONFIG3H<7>) .

Così pure LATE ha solo 3 bit attivi. Il bit corrispondente a RE3 non ha funzione in  quanto RE3, se utilizzato, può essere solo un ingresso e non una uscita

Il registro TRISE è registro di direzione un poco particolare : solamente i primi 3 bit regolano la direzione degli I/O, mentre i 4 bit più alti hanno funzione di abilitazione e controllo sul PSP.

• bit 7     IBF : Input Buffer Full status bit
               1 = è stata ricevuta una parola che è in attesa di lettura
               0 = nessuna parola ricevuta

• bit 6    OBF : Output Buffer Full status bit
               1 = il buffer in uscita è in attesa di lettura
               0 = il buffer in uscita è stato letto

• bit 5    IBOV : Input Buffer OVerflow
               1 =  non è stato letto un dato che è stato sovrascritto da un nuovo dato
               0 =  nessun overflow

• bit 4     PSPMODE : controllo della porta PSP
               1 =  PSP abilitato - PORTD dedicato
               0 =  PSP disabilitato - PORTD disponibile come GPIO

• bit 3      -  :  non utilizzato
               letto come 0

• bit 2:0  TRISE2:1 : direzione I/O digitale
               1 = input
               0 = output  

I valori di default al POR sono indicati nella tabella.

In particolare.IBF e OBF sono dei flag di status a sola lettura per monitorare le condizioni della PSP; anche IBOV è un flag, ma va azzerato da programma. 
  

Situazione al POR

Al POR:

• TRISE = 0000x111, ovvero la direzione generale dei pin è come ingresso. e i flag sono azzerati
  PORTE e LATE hanno contenuto indeterminato.

• In ADCON1 il valore dei bit PCFG<2:0> è 1, quindi AN7:5 sono programmati come input analogici

Per quanto riguarda i registri di controllo dell' interrupt, al POR  tutti gli Interrupt sono disabilitati

Nei registri di configurazione, per default:

•   MCLRE = 1 , ovvero viene configurato il pin come ingresso per il reset esterno. Se usato con ICSP è l' ingresso di Vpp.

Per quanto riguarda le funzioni speciali (PSP, AD, ICSP , ICD e LVP) consultare i capitoli relativi.

Si può riassumere la situazione del POR in questo modo :

• I pin RA2:0  sono configurati come ingressi analogici.  La funzione può essere modificata con ADCON1. 
   

• La funzione PSP è disabilitata 
   

• La funzione RE3 è disabilitata
    

• Nessun interrupt dipende direttamente da PORTA

Inizializzazione di PORTE

Come solito, i pin dedicati ad una funzione non possono essere impiegati per altr

Il pin MCLR

Anche il pin MCLR (il reset esterno) fa in qualche modo parte di PORTE in quanto, se non necessario, può essere configurato in alternativa come ingresso per uso digitale  ed in tal caso assume il valore di RE3. 
Nei chip oltre i 28 pin è l' unico bit di PORTE disponibile.

La funzione RE3 che sostituisce MCLR è una scelta strutturale e dipende da un bit del registro di CONFIG .

I PORTE hanno una struttura simile ai PORTA, salvo il pin MCLR, che deve funzionare anche da ingresso della tensione di programmazione HV. In effetti il del Master Clear può assumere varie funzioni:

• Master Clear - reset esterno

• GPIO - solitamente un port RE - solo input

• Ingresso dalla Vpp durante la programmazione HV

	La struttura della logica che sta dietro il pin è schematizzata a lato. E' stata evidenziato in verde il percorso del segnale del reset esterno: Il segnale, dal pin arriva ad un gate di rilevamento (Low-Level Detect) a cui fa seguito un filtro per attenuare eventuali disturbi; dopo il filtro, un gate OR è abilitato dal segnale di configurazione MCLRE (invertito) e trasferisce il livello di reset alla logica successiva. Lo stesso segnale blocca il gate Schmitt Trigger che da l' accesso al registro di ingresso in lettura.
	Durante la programmazione HV (con tensione superiore a quella di alimentazione), questa tensione viene applicata al pin MCLR. Un gate di rilevamento dell' alta tensione permette a questo livello di passare alla logica di scrittura della memoria programma e della EEPROM. Durante la fase di programmazione, le altre funzioni sono bloccate. Da notare che la tensione di programmazione HV (solitamente 12.5-13V) viene applicata a tutto il circuito collegato al pin, che, evidentemente, è in grado di sopportare questo.
	Se la configurazione esclude la funzione di MCLR, portando a 1 il segnale MCLRE, il pin può essere impiegato come un GPIO, ma solo come ingresso. In arancio è evidenziata la circuiteria interessata. Il segnale MCLRE a livello 0 abilita il gate Schmitt Trigger di accesso al latch di lettura e blocca invece il gate di MCLRE.   All' ingresso, il trigger di Schmitt che ripulisce il segnale e lo invia ad un latch.   Il latch viene letto abilitando il segnale RD PORTE, di cui il pin diventa parte.