Enhanced CCP

Configurazione del modulo ECCP

Il modulo Enhanced CCP può avere fino a quattro uscite PWM, in base alla modalità operativa selezionata. 
Queste uscite, indicate da P1A a P1D, sono multiplexate su PORTC e PORTD. 
Le uscite attive dipendono la modalità operativa di CCP selezionata. 

Le assegnazioni dei pin sono riassunti nella tabella seguente. 

Per configurare il pin come uscita del PWM è necessario selezionare la corretta modalità PWM impostando il bit CCP1M3:0 e P1M1:0.

Il Duty Cycle del PWM viene specificato scrivendo il registro CCPRxL (8 bit più significativi) ed i bit CCP1CON<5:4> (2 bit meno significativi), per un totale di 10 bit di risoluzione.
Il valore del Duty Cycle è dato dalla seguente espressione :

Duty Cycle PWM = (CCPR1L:CCP1CON<5:4>) * Tosc  * (Prescaler TMR2)

CCPR1L e  CCPR1CON<5:4> possono essere scritti in qualsiasi momento, ma il valore imposto al Duty Cycle non viene trasferito in CCPR1H se non dopo una uguaglianza tra PR2 e TMR2, ovvero quando il periodo è completato.
Nel modo PWM, il registro CCPR1H è a sola lettura; il registro CCPR1H e il latch dei 2 LSbit vengono utilizzati per il doppio buffer del duty cycle PWM. Questo doppio buffering è essenziale per il funzionamento edr ha lo scopo di evitare impulsi spuri (glitches) nel segnale PWM.

Quando CCPR1H e il latch dei due bit minori eguaglia TMR2, concatenato con un Q clock interno a 2 bit o con il prescaler di TMR2, il pin CCP1 è portato a 0.

La massima risoluzione in bit del PWM è data dalla seguente espressione :

Risoluzione massima PWM = log(Fosc/Fpwm) / log(2)

La tabella seguente da una idea delle possibilità :

Da osservare che, nel caso in cui erroneamente il Duty Cycle del PWM sia stato impostato di valore maggiore del periodo, il pin CCP1 non cambierà stato.

Uscite del PWM - Half bridge

Una delle modalità programmabili prevede due uscite, P1A e P1B.

I diagrammi seguenti chiariscono i rapporti tra i segnali, i primi prima relativamente alle uscite attive nello stato alto

i secondi, per quelle attive nello stato basso

La disponibilità di due uscite consente di utilizzare diverse tipologie di buffer, ad esempio un half-bridge, di cui vediamo una schematizzazione nell' immagine seguente.

Si tratta di un classico semi-ponte (half-bridge), costituito da due MOSFET N che azionano un carico con doppia alimentazione. Le uscite P1A e P1B, attraverso buffer adeguati, pilotano i gate dei MOSFET. Il carico (load) potrà essere tanto un elemento induttivo (motore in CC, solenoide, ecc) quanto un elemento resistivo (riscaldamento, illuminazione, ecc). I diodi di proteggono i semiconduttori dai picchi inversi di tensione.

In modalità Half-Bridge, i due pin di uscita vengono utilizzati per pilotare carichi in push-pull. Il segnale di uscita PWM è sul pin P1A, mentre il segnale di uscita PWM complementare è su P1B.  
Da osservare l' introduzione di drive per il gate dei MOSFET, ad esempio Maxim MAX4427 o meglio Microchip TC4424, in grado di fornire impulsi di corrente da 3A.

E una struttura del genere potrà pilotare anche un ponte intero

Osserviamo come l' incrocio delle uscite PWM vada ad operare su MOSFET di rami opposti del ponte intero, che ora richiede 4 semiconduttori di potenza e 4 buffer-driver. In questo modo quattro interruttori possono essere modulati con due segnali PWM. La tensione di alimentazione ora potrà essere singola. Si ricorda che il buffer-driver sono necessari per pilotare MOSFET di potenza che non abbiano gate logic level.

In modalità Half-Bridge, il ritardo programmabile della dead band può essere usato per prevenire il shoot-through di corrente nei semiconduttori di potenza del mezzo ponte. Il valore dei bit PDC6:PDC0, imposta il numero di istruzioni cicli prima che l'output sia portato attivo. 
Se il valore è maggiore di duty cycle, l'output corrispondente rimane inattivo durante l'intero ciclo. 

E' opportuno ricordare ancora che le uscite P1A e P1B sono multiplexate con PORTC 2 e PORTD 5 e le relative altre funzioni programmabili; quindi occorre che il TRISC 2 e TRISD 5 siano impostati a zero (come uscita) per ottenere ai pin il segnale PWM.
Il diagramma seguente riporta l' andamento dei segnali:

Osserviamo che i segnali presenti su P1A e P1B sono complementari (opposti). Inoltre può venire aggiunto il tempo td di dead band in cui si ritarda la conduzione di uno dei semiconduttori di potenza onde evitare che che si formi un pericoloso corto circuito tra i due poli dell' alimentazione dovuto alla contemporanea conduzione dei due MOSFET. Osserviamo, quindi, come il modulo ECCP consenta una gestione avanzata dei ponti in PWM senza la necessità di altri componenti sterni se non i driver per i semiconduttori di potenza.

Uscite del PWM - Full bridge

Anche qui occorre ricordare che P1A, P1B, P1C e P1D sono multiplexati con le altre funzioni programmabili sul PORTC 2 e PORTD <7:5>; per ottenere in uscita i segnali PWM su questi pin occorre aver programmato TRISD <7:5> e TRISC 2 a livello 0 in modo da rendere uscite digitali i pin corrispondenti. Se questo non viene fatto, il modulo PWM opererà correttamente, ma nessun segnale di uscita sarà disponibile sui pin.

L' applicazione tipica è il comando di un full bridge a 4 segnali distinti.

In modalità Full-Bridge, il bit P1M1 nel registro CCP1CON permette all' utente di controllare la direzione avanti / indietro. Quando il firmware cambia questo bit di controllo di direzione, il modulo assumerà la nuova direzione nel prossimo ciclo di PWM. 
Poco prima della fine del periodo corrente, le uscite modulate (P1B e P1D) sono portate nel loro stato inattivo, mentre le uscite P1A e P1C sono accese. Questo si verifica in un intervallo di tempo di 

4 TOSC * (Timer2  valore Prescaler)

prima che inizi il prossimo periodo PWM. Il prescaler di Timer2 sarà 1, 4 o 16, dipendemente dal valore dei bit T2CKPS1:0 (T2CON<1:0>). 

Il diagramma seguente presenta l' andamento dei segnali al cambio di direzione.

Si noti che in modalità Full-Bridge, il modulo ECCP1 non fornisce alcun ritardo dead band, dato che, in generale,  una sola uscita è modulata dal PWM. Tuttavia, c'è una situazione in cui un ritardo  potrebbe essere richiesto. Questa situazione si verifica quando entrambe le seguenti condizioni sono vere:

• La direzione del PWM viene modificata quando il duty cycle dell'output è vicino al 100%.

• il semiconduttore-interruttore di alimentazione ha un tempo di spegnimento più grande rispetto al tempo di accensione.

Figura seguente mostra un esempio in cui la direzione PWM cambia vicino al 100% duty cycle. 

Al tempo t1, le uscite P1A e P1D diventano inattive, mentre l'output P1C diventa attivo.
In questo esempio, poiché il tempo di spegnimento dei dispositivi di potenza è più lungo del tempo di accensione, una corrente può fluire attraverso i dispositivi di potenza QC e QD dello schema di principio presentato più sopra. E questo per la durata del ' t '. Lo stesso fenomeno si verifica per i dispositivi di potenza QA e QB per il cambio di direzione opposto. Dunque, se un cambio di direzione con un alto duty cycle è necessaria per l'applicazione, è necessario ricorre ad una delle seguenti misure: 

1. ridurre PWM per un periodo prima dei cambi di direzione. 
2. utilizzare i driver che possono guidare gli switch off più velocemente di quanto essi possono raggiungere il livello alto.

Dead Band programmabile

Nelle applicazioni di mezzo ponte, dove tutti gli switch di potenza sono modulati alla frequenza PWM, gli interruttori a semiconduttore normalmente richiedono più tempo per spegnersi rispetto a quello necessario per passare in conduzione.
Se uno degli interruttori di potenza superiore e inferiore viene spento contemporaneamente all' accensione dell' altro, entrambi possono trovarsi in conduzione per un breve periodo, durante il quale una corrente molto elevata (shootthrough corrente) può fluire attraverso entrambi i semiconduttori. Si tratta sostanzialmente di un corto circuito sulla tensione di alimentazione in cui la bassissima resistenza di conduzione dei transistor o MOSFET consente il passaggiuo di correnti così elevate da distruggerne le giunzioni.

Per evitare questo effetto potenzialmente distruttivo, la tecnica a cui si ricorre è quella di inserire un ritardo all' avvio di uno switch per consentire all'altro semiconduttore di disattivarsi completamente.

In modalità Half-Bridge, il ritardo, denominato dead band, è programmabile e si applica sulla transizione del segnale dallo stato non attiva allo stato attivo.
I bit PDC6:0 del registro ECCP1DELstabiliscono il ritardo in termini di cicli di istruzione del microcontrollore (4 TOSC). 
Va ricordato che, non essendo le funzioni enhanced disponibili nei chip a 28 pin (18F2221/2321 ), questo regsitro esiste solo nei dispositivi a 40/44 pin (18F4221/4321).

• bit 7     PRSEN : bit di abilitazione del restart del PWM 
                1 = il bit ECCPASE si cancella automaticamente una volta che l'evento shutdown
                      è terminato; il PWM si riavvia automaticamente
                0 = il bit ECCPASE deve essere cancellato via software per riavviare il PWM
• bit 6,0  PDC6:0 : bit di conteggio del ritardo
               Tempo di dead band, in numero di FOSC/4 (4 * TOSC) cicli, tra il tempo effettivo e quello impostato
                per la transizione attiva del PWM